Recherche

Mes travaux de recherche portent principalement sur le test des circuits digitaux. Après avoir mené plusieurs projets de recherche sur lagénération de vecteurs de test(analyse et modélisation de défauts, simulation de fautes, génération automatique de vecteurs de test, test intégré) je développe actuellement 4 thèmes de recherche portant sur le test et diagnostic des pannes dynamiques, l’optimisation de la consommation de puissance (notamment lors du test), le test de mémoires et le test et la testabilité de structures tolérantes aux fautes.

Test & diagnostic des pannes dynamiques

Cette thématique de recherche a pour objectif de développer des méthodes et outils permettant de tester, de simuler et de diagnostiquer les pannes qui introduisent un dysfonctionnement à haute fréquence (pannes dynamiques ou pannes temporelles). Dans le cadre de cette thématique, trois projets de recherche ont été menés à bien, un est actuellement en cours :

  • Diagnostic & simulation de pannes temporelles (1989-1997)
  • Test intégré de pannes temporelles (1995-2001)
  • Test de pannes temporelles dans les circuits programmables FPGA (2001-2004)
  • Diagnostic multi modèles(en cours)

Ces projets ont fait l’objet des thèses de P. Girard, D. Dumas, B. Rodriguez, P. Cavallera, V. Moreda, A.Virazel, O. Héron, A. Rousset. Le projet actuellement en cours fait l’objet de la thèse de Y. Benabboud.

Optimisation de la consommation de puissance

L’approche développée dans cette thématique consiste à intervenir au niveau architectural pour optimiser la puissance consommée notamment lors du test. Cette approche est bien évidemment complémentaire des travaux menés par ailleurs sur la technologie, mais également complémentaire des travaux menés sur l’optimisation électronique appliquée au niveau des cellules élémentaires. Dans le cadre de cette thématique, un projet de recherche a été mené à bien, un autre est actuellement en cours :

  • Optimisation des circuits en vue d’une réduction de la consommation de puissance (1995-1998)
  • Test et puissance(en cours)

Ces projets ont fait l’objet des thèses de D. Severac, L. Guiller, Y. Bonhomme et N. Badereddine. Le projet portant sur la problématique "Test et puissance" se poursuit actuellement dans le cadre de thèse de F. Wu.

Test de mémoires

Les mémoires représentent la grande majorité de la surface occupée par les systèmes sur puce (SoC) et ce phénomène va s'amplifier dans les années à venir (cf. roadmap SIA). Compte tenu de l'importance de ces dispositifs mais également des caractéristiques technologiques propres à leur réalisation (limites technologiques), il est reconnu que les mémoires concentrent la plupart des défauts dans un SoC. Le test des mémoires est donc aujourd'hui un sujet de recherche particulièrement d'actualité. Dans le cadre de cette thématique, deux projets de recherche sont actuellement en cours :

  • Test des pannes dynamiques dans les mémoires SRAM(en cours)
  • Test des mémoires Flash embarquées(en cours)

Le premier a fait l’objet de la thèse de L. Dilillo, et d'A. Ney. Il se poursuit avec la thèse de R. Alvez Fonseca. Ce projet est mené en collaboration avec la société Infineon dans le cadre du projet Européen CATRENE “Toets” . Le second a fait l’objet de la thèse d’O. Geniez. Il se poursuit actuellement dans le cadre de la thèse de PH. Mauroux. Ce projet est mené en collaboration avec la société Atmel.

Test & testabilité de structures tolérantes aux fautes

Les structures tolérantes aux fautes sont conçues de manière à éviter qu'une défaillance se traduise par un dysfonctionnement. Ces stuctures posent donc des problèmes de test particuliers liés aux redondandances. Dans le cadre de cette thématique, un projet de recherche est actuellement en cours :

  • Test des structures tolérantes aux fautes(en cours)

Ce projet a fait l'objet de la thèse de J. Vial. Il se poursuit actuellement dans le cadre de la thèse de DA Tran.

Dernière mise à jour le 10/06/2014